本課程詳細介紹了基于標準單元的數(shù)字集成電路從門級網(wǎng)表到最終布局布線版圖生成過程中所涉及的多方面重要工作，包括布圖規(guī)劃、電源規(guī)劃、布局、時鐘樹綜合、布線、寄生參數(shù)提取、靜態(tài)時序分析、簽收驗證和物理驗證等。本課程不僅涵蓋了掌握數(shù)字后端設計所需的有關芯片制造工藝、數(shù)字標準單元庫、設計中間文件等背景知識，而且充分結(jié)合當前所面臨的問題和挑戰(zhàn)，對電壓降、信號完整性和低功耗技術(shù)等問題也做了深入講解。
【培訓大綱: 】
第1部分 集成電路物理設計方法
1.1 數(shù)字集成電路設計挑戰(zhàn)
1.2 數(shù)字集成電路設計流程
1.3 數(shù)字集成電路設計收斂
1.4 數(shù)字集成電路設計數(shù)據(jù)庫
實驗
第2部分 物理設計建庫與驗證
2.1 集成電路工藝與版圖
2.2 設計規(guī)則檢查
2.3 電路規(guī)則檢查
2.4 版圖寄生參數(shù)提取與設計仿真
2.5 邏輯單元庫的建立
實驗
第3部分 布圖規(guī)劃和布局
.3.1 布圖規(guī)劃
3.2 電源規(guī)劃
3.3 布局
3.4 掃描鏈重組
3.5 物理設計網(wǎng)表文件
實驗
第4部分 時鐘樹綜合
4.1 時鐘信號
4.2 時鐘樹綜合方法
4.3 時鐘樹設計策略
4.4 時鐘樹分析
實驗
第5部分 布線
5.1 全局布線
5.2 詳細布線
5.3 其他特殊布線
5.4 布線算法
實驗
第6部分 靜態(tài)時序分析
6.1 延遲計算與布線參數(shù)提取
6.2 寄生參數(shù)與延遲格式文件..
6.3 靜態(tài)時序分析
6.4 時序優(yōu)化
實驗
第7部分 功耗分析
7.1 靜態(tài)功耗分析
7.2 動態(tài)功耗分析
7.3 電壓降分析與電遷移分析
7.4 功耗分析數(shù)據(jù)與文件
實驗
第8部分 信號完整性分析
8.1 信號串擾與功能故障
8.2 串擾信號分析
8.3 信號串擾預防與修復
8.4 噪聲數(shù)據(jù)庫
實驗
第9部分 低功耗設計技術(shù)與物理實施
9.1 低功耗設計方案綜述
9.2 低功耗設計基本方法與物理實施
9.3 低功耗設計先進方法與物理實施
實驗
第10部分 芯片設計的最終驗證與簽核
10.1 時序驗證
10.2 物理驗證與芯片組裝
10.3 邏輯等效驗證與eco
10.4 數(shù)據(jù)變換及檢查
實驗
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